发布日期：2025-03-21 11:31     点击次数：116

    SRAM是静态立时存储器的简称，为什么在CMOS工艺成就和量产阶段是十分紧迫的工艺监控妙技？一方面，由于其速率相对DRAM快一个数目级，而被宽泛诓骗于高速缓存；另一方面，由于SRAM Bitcell Design使用最紧的Rule， 因此一般来说具有最高的密度；况兼，由于SRAM Array 是高度叠加的阵列单位，使其不错通过Colum/Row飞速定位到缱绻单位，从而通过PFA进一步定位问题…如下左图，跟着CPU速率条件越来越高，越来越多的Cache被集成到CPU里面，如下中图，为奔腾4搞定器，其中黄色Highlight部分为SRAM Function Block， 险些占据了CPU一半的面积。如下右图为SRAM function block的基本架构，包括SRAM Memory Array 及外围电路 Colum/Row Decoder， Address Register， SA， I/O 等。

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    下图为圭臬的6T SP SRAM结构涌现图，一个基本的6T SRAM单位包括两个相互耦合的反相器INV和两个传输门Pass Gates (NMOS). INV分离由两对Pull-Up (PMOS) 和Pull-Down (NMOS) 组成，Word line用来Control传输门PG的关断，BL/BLB用来读写数据，N1和N2为数据存储节点。

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    另外两种常用的SRAM存储单位分离为8T 2-Port SRAM 和8T Dual-Port SRAM. 8T 2-Port SRAM由于读写分开，不错免受Read Disturb的影响，从而具有更大的Read Margin. 而8T Dual-Port SRAM 由于具有出奇的读写端口，使其读写具有更大的生动性，然则面积上是不占上风的。

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    如下图为SRAM Array， 包括SRAM区，Dummy Edge区和Well Pick-Up区，SRAM区域内相邻两个Bitcell险峻Mirror， 左右Mirror.

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    关于SP SRAM， 一般会成就HD/HC两种Bitcell， FinFET结点中，可用Fin Number来定名，如HD S111 Bitcell， HC S122 Bitcell. 通用的定名规矩一般用Bitcell面积来定名，如D0691， D0907.

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    从领土上不错看到，2P和DP相对SPS122来说多出来的部分为RPD/RPG以及PGA2/PGB2，面积上也从D0907（SP S122）→ D138 (2P S12233) → D194 （DP S1422).

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    若把后端连线加上，不错看到WL/VSS横向走线，而BL/BLB/VDD纵向走线，这么相对传统走线起到了很好的分流后果，布线上也十分规整。

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    下图为SRAM S122领土和TEM Plan-View图，切片截止无非即是从三个角度：Cut Along Fin， 不错看见EPI和MG Cross Section；Cut Along Gate， 不错看到Fin Profile和HKMG；Cut Along M0， 不错看到M0 和EPI Profile.

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    下图为Intel在第一代FinFET工艺平台成就出的几种Bitcell， 相对平面工艺时期，功耗和性能王人赢得了很好的优化。

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    SRAM Fail形势无非就如下领土所示就六种，具体Fail Mode又分为Single Bit Fail， Double Bit Fail， Column Fail， Row Fail， Block Fail. 如果出现Qual Bit Fail， 一般会检验是否是VSS/M0-V0的大致VSS-V1 Open， Colom/Block/Block， 一般是BEOL Fail.1. M0 to M0 Bridging

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2. Gate to Gate Bridging

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3. M0 to GT Bridging

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4. M0 to M0G Bridging

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5. GT/M0G/M0/V0 Open

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av资料库6. BEOL Bringing/Open

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